Cấu tạo, hoạt động và các thông số của MOSFET công suất

0
1151
Thông số hoạt động của mosfet công suất

Bài viết nhằm đưa đến bạn đọc những thông tin về cấu tạo, hoạt động và các tham số đặc tính của MOSFET công suất, để các bạn có thể sử dụng và thiết kế các ứng dụng cho MOSFET một cách an toàn và hiệu quả. Bài viết là tiếp nối của bài tổng quan về MOSFET công suất, và cũng là bài nối cho các bài viết về các ứng dụng chính của MOSFET công suất.

Xem thêm bài viết: Tổng quan về MOSFET công suất

Cấu trúc và chế tạo linh kiện

Cấu trúc ô của MOSFET công suất.

Hình 1: Cấu trúc ô của MOSFET công suất.

Ý tưởng về MOSFET kênh dọc đã được biết đến từ những năm 1930 nhưng phải đến giữa những năm 1970, công nghệ khuếch tán, cấy ion và chế tạo vật liệu đã đạt đến mức cần thiết để sản xuất DMOS ở quy mô thương mại. Kỹ thuật khuếch tán dọc sử dụng công nghệ phổ biến hơn kết hợp với việc sản xuất các mạch tích hợp mật độ lớn hơn so với các linh kiện công suất truyền thống. Hình 1 cho thấy cấu trúc kênh được cấy ghép-kép dọc (DIMOS) là cơ sở cho tất cả các linh kiện MOSFET công suất.

Một transistor MOS kênh n được chế tạo trên một nền (đế) N+ với một cực máng kim loại hóa được nối bên dưới của nền. Bên trên nền N+ là một lớp epi N-, độ dày và điện trở suất phụ thuộc vào yêu cầu điện áp đánh thủng máng-nguồn. Cấu trúc kênh, được hình thành từ một cấy kép vào bề mặt vật liệu epi, được sắp xếp theo một mô hình tế bào sao cho hàng ngàn tế bào sẽ tạo ra một transistor duy nhất.

Hình phẳng của MOSFET công suất điện áp thấp

Hình 2: Hình phẳng của một chip MOSFET công suất điện áp thấp.

Cực cửa polysilicon N+ được nhúng trong một lớp dioxide silicon cách ly, là một cấu trúc đơn chạy giữa các tế bào qua toàn bộ vùng hoạt động của linh kiện. Cực nguồn kim loại hóa cũng phủ toàn bộ cấu trúc và do đó song song với tất cả các tế bào transistor riêng lẻ trên chip. Các cách bố trí của một chip điện áp thấp điển hình được thể hiện trong Hình 2. Cực cửa polysilicon được liên kết bằng cách nối với miếng đệm xác định trong khi các dây cực nguồn được liên kết trực tiếp với nhôm trên dãy tế bào (ô). Mặt lưng của con chip được kim loại hóa bằng ba lớp titan/niken/bạc và lớp này cho phép kết nối cực máng được hình thành bằng cách sử dụng một quá trình liên kết hợp kim tiêu chuẩn.

Phần hoạt động của linh kiện bao gồm nhiều ô nối song song để có khả năng xử lý dòng điện cao mà ở đó dòng điện chạy dọc qua chip. Mật độ tế bào được xác định bằng các yêu cầu dung sai in quang học trong việc xác định các cửa sổ trong polysilicon và ôxít cửa-nguồn và cũng bằng chiều rộng của đường rãnh polysilicon giữa các ô liền kề. Giá trị tối ưu cho chiều rộng rãnh polysilicon và vì thế mật độ tế bào thay đổi như một hàm của mức đánh giá điện áp máng-nguồn của linh kiện. Mật độ tế bào điển hình là 1,6 triệu tế bào mỗi inch vuông đối với loại điện áp thấp và 350.000 ô trên inch vuông cho các loại điện áp cao. Mảng tế bào được bao quanh bởi một cấu trúc cạnh cuối để kiểm soát sự phân bố điện trường bề mặt phân bố trong linh kiện ở trạng thái tắt.

Hình 3: Mặt cắt của một tế bào (ô) đơn.

Một mặt cắt ngang qua một ô của mảng được hiển thị trong hình 3. Chiều dài kênh xấp xỉ 1,5 micron và được xác định bởi khác biệt trong sự khuếch tán sang một bên của cực nguồn N+ và thân P. Cả hai sự khuếch tán này là tự động cân chỉnh thẳng hàng theo cạnh của cực cửa polysilicon trong quy trình chế tạo. Tất cả sự khuếch tán được hình thành bởi sự cấy ion theo sau đó là quá trình cấy/ủ nhiệt độ cao để cho khả năng tái tạo thông số tốt. Cực cửa được cách ly điện với silicon bằng một lớp oxit cực cửa 800 angstrom (đối với loại tiêu chuẩn), 500 angstrom đối với mức logic và từ lớp nhôm phủ bên trên bởi lớp dày của oxit tạp chất photpho. Các cửa sổ được định nghĩa trong lớp oxit thứ hai để cho phép lớp nhôm nối cực nguồn N + và lớp khuếch tán P + ở trung tâm của mỗi ô. Khuếch tán P + cung cấp một trở kháng thấp nối giữa thân P- và điện thế mặt đất, do đó cấm bật dẫn của cấu trúc lưỡng cực NPN ký sinh vốn có.

Hoạt động của linh kiện

Dòng điện trong một MOSFET công suất loại giàu là được điều khiển bởi điện áp nối vào giữa cực cửa và các đầu cực nguồn linh kiện. Thân P- cách ly vùng cực nguồn và vùng cực máng và tạo thành hai tiếp xúc P-N được kết nối đấu lưng nhau. Với cả hai cực nguồn và cực máng ở mức 0 volt không có dòng máng-nguồn chảy và cực máng nằm ở điện áp cung cấp dương. Dòng điện duy nhất có thể chảy từ nguồn đến máng là dòng điện rò rỉ ngược.

Khi điện áp cực cửa dần dần trở nên dương hơn so với điện áp cực nguồn, các lỗ trống được đẩy lùi và vùng silicon cạn kiệt (nghèo hạt dẫn) được hình thành trong thân P- bên dưới giao diện ôxít cực cửa-silicon. Silicon bây giờ trong một ‘trạng thái ‘cạn kiệt’, nhưng vẫn không có dòng chảy đáng kể giữa cực nguồn và cực máng.

Khi điện áp cổng được tăng thêm một lớp rất mỏng của các electron được hình thành ở mặt phân cách giữa thân P- và ôxít cổng. Kênh dẫn loại N này được tăng cường bởi điện áp dương cửa-nguồn, bây giờ cho phép dòng điện chảy từ cực máng đến cực nguồn. Silicon trong thân P- được gọi là ở trạng thái ‘ nghịch đảo’. Tăng một chút điện áp cực cửa sẽ dẫn đến tăng rất lớn dòng cực máng và tương ứng giảm nhanh điện áp cực máng, giả sử với tải là trở kháng bình thường.

Cuối cùng, dòng chảy sẽ bị hạn chế bởi các trở kháng được ghép của điện trở tải và RDS (ON) của MOSFET. Trở kháng MOSFET đạt mức tối thiểu khi VGS = +10 V (giả sử một loại tiêu chuẩn). Sau đó, giảm điện áp cực cửa xuống 0 V sẽ ngược lại quá trình vừa nêu, RD(ON) tăng, FET dẫn yếu đi rồi tắt. Không có ảnh hưởng điện tích được lưu giữ vì các MOSFETS công suất là các linh kiện dẫn bằng hạt dẫn đa số.

Thông số của MOSFET

Điện áp ngưỡng (Threshold voltage)

Điện áp ngưỡng thường được đo bằng cách nối cực cửa đến cực máng và sau đó xác định điện áp phải được cấp trên các linh kiện để đạt được dòng điện máng 1,0 mA. Phương pháp này đơn giản để thực hiện và cung cấp một chỉ báo sẵn sàng của điểm mà ở đó sự đảo ngược kênh xảy ra trong linh kiện. Các giá trị phổ biến là 2-4V cho các linh kiện điện áp cao với các lớp ôxít cực cửa dày hơn và 1-2V cho các linh kiện điện áp thấp hơn, các linh kiện tương thích logic với các lớp ôxít cực cửa mỏng hơn.

Điện áp đánh thủng nguồn-máng

Tiếp xúc PN phân cực ngược trong MOSFET công suất được hình thành giữa sự khuếch tán của thân lớp p và lớp cấy lên n˗ (epi-layer). Đối với bất kỳ tiếp xúc p-n nào, cũng tồn tại một giá trị điện áp đánh thủng lý thuyết cực đại, phụ thuộc vào cấu hình cấy tạp chất và độ dày vật liệu. Đối với trường hợp của MOSFET công suất kênh-n, gần như tất cả điện áp chặn được hỗ trợ bởi lớp cấy n-. Khả năng của lớp n để hỗ trợ điện áp là một hàm của điện trở suất và độ dày của nó trong đó cả hai đều phải tăng để đáp ứng điện áp đánh thủng cao hơn. Điều này có hậu quả rõ ràng trong điện trở nguồn-máng là với RDS(ON) tỷ lệ gần đúng với BVDSS. Do đó, quan trọng để thiết kế các linh kiện MOS công suất sao cho điện áp đánh thủng càng gần với lý thuyết tối đa càng tốt nếu không thì vật liệu có điện trở suất cao hơn, dày hơn phải được dùng. Các mô hình máy tính được sử dụng để khảo sát đánh giá ảnh hưởng của thiết kế và bố trí tế bào trên điện áp đánh thủng. Vì những yếu tố này cũng ảnh hưởng đến ‘trạng thái ON’ và các hoạt động chuyển mạch, một mức độ thỏa hiệp là cần thiết.

Để đạt được tỷ lệ phần trăm cao của điện áp đánh thủng cực đại lý thuyết, nó cần thiết để xây dựng các cấu trúc cạnh xung quanh vùng hoạt động của linh kiện. Các cấu trúc cạnh được thiết kế để giảm điện trường mà nếu không điện trường sẽ cao hơn trong những vùng này và gây ra sự đánh thủng sớm.

Trở kháng trạng thái-ON Máng-Nguồn

Trở kháng trạng thái ON của một MOSFET công suất được tạo nên từ vài thành phần như được vẽ trong hình 4:

RDS(on) = Rsource + Rch + RA + RJ + RD + Rsub + Rwcml  

Với:

Rsource = trở kháng khuếch tán cực cửa

    Rch = trở kháng kênh dẫn

     RA = trở kháng tích lũy

      RJ = trở kháng của thành phần “JFET”  của vùng giữa hai vùng thân

     RD = trở kháng vùng trôi (vùng epitaxy)

   Rsub = trở kháng nền

Nguồn gốc các trở kháng nội của MOSFET công suất

Hình 4: Nguồn gốc các trở kháng nội của MOSFET công suất.

Các miếng bán dẫn với các trở kháng nền đến 20 mΩ-cm được sử dụng cho các linh kiện điện áp cao và nhỏ hơn 5mΩ-cm cho các linh kiện điện áp thấp.

Rwcml = tổng của trở kháng dây nối, các trở kháng tiếp xúc giữa cực nguồn và kim loại cực máng và vùng silicon, vùng kim loại và khung chì đóng góp. Những thành phần này là bình thường không đáng kể trong các linh kiện điện áp cao nhưng có thể trở nên đáng kể trong các linh kiện điện áp thấp.

Hình 5 biểu diễn sự quan hệ quan trọng của mỗi thành phần đến RDS(on) trên phổ điện áp. Như có thể thấy, ở điện áp cao, RDS(on) bị chi phối bởi điện trở epi và thành phần JFET. Thành phần này cao hơn trong các linh kiện điện áp cao do điện trở suất cao hơn hoặc nồng độ các hạt dẫn của nền thấp hơn trong vùng epi. Ở các điện áp thấp hơn, RDS (on) bị chi phối bởi điện trở kênh và các sự đóng góp từ tiếp xúc bán dẫn với kim loại, quá trình kim loại hóa, dây nối và khung dẫn. Sự đóng góp của nền trở nên quan trọng hơn đối với các linh kiện có điện áp đánh thủng thấp hơn.

Hình 5: Các phân phối liên quan đến RDS(ON) với các chỉ số xếp loại điện áp khác nhau. 

Hỗ dẫn

Hỗ dẫn gfs là một giá trị đo của độ nhạy dòng cực máng đối với các sự thay đổi trong sự phân cực cửa-nguồn. Thông số này thường được trích dẫn cho một Vgs mà nó cho một dòng máng bằng với khoảng một nữa của giá trị định mức dòng cực đại và cho một VDS đảm bảo hoạt động trong vùng dòng không đổi. Hỗ dẫn bị ảnh hưởng bởi độ rộng cực cửa, độ rộng này tăng lên tỷ lệ với vùng tích cực khi tăng mật độ tế bào. Mật độ tế bào đã tăng trong những năm qua từ khoảng nữa triệu trên mỗi inch vuông trong năm 1980 tới khoảng 8 triệu cho các MOSFET công nghệ tấm phẳng và khoảng 12 triệu cho công nghệ rãnh. Yếu tố hạn chế đối với mật độ tế bào cao hơn nữa là độ phân giải và quá trình quang khắc ở trung tâm của các tế bào. Chiều dài kênh dẫn cũng ảnh hưởng hỗ dẫn. Chiều dài giảm có lợi cho cả gfs và trở kháng-on, với đột phá là sự cân bằng. Giới hạn thấp hơn cho chiều dài này được xác lập bởi khả năng điều khiển quá trình khuếch tán-kép và hiện nay là khoảng 1-2 mm. Cuối cùng bề dày của oxid cực cổng càng mỏng thì gfs càng cao.

Công suất tiêu tán

Việc tiêu tán công suất tối đa cho phép sẽ làm tăng nhiệt độ lên mức tối đa cho phép khi nhiệt độ vỏ được giữ ở 25oC là rất quan trọng. Nó được cho bởi Pd trong đó:

Tjmax = Nhiệt độ cực đại cho phép của tiếp xúc pn  trong linh kiện (thường là 150oC hoặc 175oC)

RthJC = Trở kháng nhiệt giữa các mối nối của thiết bị.

Các đặc tính động

Khi MOSFET được sử dụng như một công tắc, chức năng cơ bản của nó là điều khiển dòng cực máng bởi điện áp cực cửa. Hoạt động chuyển mạch của một linh kiện được xác định bởi thời gian yêu cầu để ổn định các thay đổi điện áp trên các tụ điện. RG là trở kháng được phân phối của cực cửa và nó tỷ lệ nghịch với vùng hoạt động. LSLD là các hệ số tự cảm của các đầu cực nguồn, cực máng và có giá trị khoảng vài chục nH. Các giá trị tiêu biểu của ngõ vào (Ciss), ngõ ra (Coss) và các điện dung truyền ngược (Crss) trong các datasheet được các nhà thiết kế mạch sử dụng như một điểm khởi đầu trong việc xác định các giá trị thành phần mạch. Các điện dung datasheet được định nghĩa theo điện dung mạch tương đương là:

Ciss = CGS + CGD, (CDS nối tắt)

Crss = CGD

Coss = CDS + CGD

Điện dung cửa-nguồn, CGD, là một hàm phi tuyến của điện áp và là thông số quan trọng nhất bởi vì nó cung cấp một vòng hồi tiếp giữa ngõ ra và ngõ vào của mạch. CGD cũng được gọi là điện dung Miller bởi vì nó gây ra tổng điện dung đầu vào động trở nên lớn hơn hơn tổng các điện dung tĩnh.

Hình 6 biểu diễn một mạch test thời gian chuyển mạch tiêu biểu. Cũng được biểu diễn là các thành phần thời gian tăng và giảm liên quan đến các dạng sóng VGSVDS.

Độ trễ khi bật mở, td (on), là thời gian để nạp điện dung đầu vào của linh kiện

trước khi dòng cực máng có thể bắt đầu chạy. Tương tự, độ trễ bật tắt, td (off), là thời gian để xả điện dung sau khi được bật tắt.

Hình 6: (a) Kiểm tra thời gian chuyển mạch, (b) Các dạng sóng VDS và VGS.

Điện tích cực cửa

Mặc dù các giá trị điện dung đầu vào là hữu ích, chúng không cung cấp kết quả chính xác khi so sánh hoạt động chuyển mạch của hai linh kiện từ các nhà sản xuất khác nhau.

Ảnh hưởng của kích thước linh kiện và hỗ dẫn làm cho sự so sánh khó hơn. Một tham số hữu ích hơn từ quan điểm thiết kế mạch là điện tích cực cửa thay vì điện dung. Phần lớn nhà sản xuất liệt kê cả hai các tham số trên datasheet của họ.

Hình 7 cho thấy một dạng sóng điện tích cực cửa điển hình và mạch điện test. Khi cực cửa được nối với điện áp cung cấp, VGS bắt đầu tăng cho đến khi đạt đến Vth, tại thời điểm đó dòng cực máng bắt đầu chảy và CGS bắt đầu nạp. Suốt trong khoảng thời gian t1 đến t2, CGS tiếp tục nạp, điện áp cực cửa tiếp tục tăng và dòng máng hiện tại tăng một cách tương xứng. Tại thời điểm t2, CGS được nạp hoàn toàn và dòng cực máng đạt đến dòng ID được xác định trước và không đổi trong khi điện áp cực máng bắt đầu giảm. Với tham chiếu đến mô hình mạch tương đương của MOSFET được hiển thị trong Hình 6, có thể thấy rằng với CGS được nạp đầy ở t2, VGS trở nên không đổi và dòng điện lái bắt đầu nạp cho điện dung Miller, CDG. Điều này tiếp tục cho đến thời điểm t3. Thời gian nạp cho điện dung Miller là lớn hơn so với thời gian nạp cho điện dung từ cực cửa đến cực nguồn CGS do sự thay đổi nhanh chóng điện áp cực máng giữa t2 t3 (dòng điện = C dv/dt). Một khi cả hai điện dung CGSCGD được nạp đầy, điện áp cực cửa (VGS) bắt đầu tăng trở lại cho đến khi nó đạt đến điện áp cung cấp tại thời điểm t4. Điện tích cực cửa (QGS + QGD) tương ứng với thời gian t3 là hàng rào điện tích tối thiểu cần thiết để bật linh kiện dẫn. Việc thực hành thiết kế mạch tốt quyết định sử dụng điện áp cực cửa cao hơn mức tối thiểu cần thiết cho chuyển mạch và do đó điện tích cực cửa được sử dụng trong các tính toán là QG tương ứng với t4.

Hình 7:  (a) Kiểm tra điện tích cực cửa, (b) Các dạng sóng kết quả của cực máng và cực cửa.

Lợi thế của việc sử dụng điện tích cực cửa là người thiết kế có thể dễ dàng tính toán lượng dòng điện cần thiết từ mạch lái để bật mở (on) linh kiện trong một khoảng thời gian theo ý muốn vì Q = CVI = C dv/dt, Q = thời gian × dòng điện. Thí dụ, một linh kiện có điện tích cực cửa là 20 nC có thể được bật dẫn trong 20 μs nếu là 1 mA được cấp đến cực cửa hoặc nó có thể bật dẫn trong 20 ns nếu dòng điện cực cửa được tăng lên 1A. Những phép tính đơn giản này sẽ không có thể thực hiện được với các giá trị điện dung đầu vào.

Khả năng dv/dt

 Việc phục hồi diode đỉnh được định nghĩa là tốc độ gia tăng tối đa được cho phép của điện áp máng-nguồn, tức là khả năng dv/dt. Nếu tốc độ này bị vượt quá thì điện áp trên các đầu cực cửa-nguồn có thể trở nên cao hơn so với điện áp ngưỡng của linh kiện, ép buộc linh kiện vào chế độ dẫn dòng và trong những điều kiện nhất định một hư hỏng trầm trọng có thể xảy ra. Hai cơ chế có khả năng xảy ra khi sự bật mở dv/dt có thể diễn ra. Hình 8 biểu diễn mô hình mạch tương đương của một MOSFET công suất, bao gồm BJT ký sinh. Cơ chế đầu tiên của việc bật mở cảm ứng dv/dt sẽ hoạt động thông qua hành động hồi tiếp của điện dung cửa-máng, CGD. Khi một đường dốc điện áp xuất hiện trên đầu cực nguồn và đầu cực máng của linh kiện, dòng điện I1 chạy qua điện trở cực cửa, RG, bởi điện dung cửa-máng, CGD. RG là tổng trở của cực cửa trong mạch và sụt áp  trên nó được cho bởi:

Khi điện áp cực cửa VGS vượt quá điện áp ngưỡng Vth của linh kiện, linh kiện bị ép dẫn. Do đó, khả năng dv/dt cho cơ chế này được thiết lập bởi:

Rõ ràng là Vth thấp linh kiện dễ bị dv/dt bật dẫn. Hệ số nhiệt âm của Vth là đặc biệt quan trọng trong các ứng dụng ở đó đang có nhiệt độ môi trường cao. Ngoài ra trở kháng mạch cực cửa phải được lựa chọn cẩn thận để tránh hiệu ứng này.

Nếu điện áp phát triển trên RB lớn hơn hơn khoảng 0,7V, thì tiếp xúc nền-phát được phân cực thuận và BJT ký sinh được bật dẫn. Dưới các điều kiện (dv/dt) cao và các giá trị lớn của RB, điện áp đánh thủng của MOSFET sẽ được giới hạn đến điện áp đánh thủng cực nền hở của BJT. Nếu điện áp cực máng cấp vào lớn hơn điện áp đánh thủng cực nền hở, thì MOSFET sẽ đi vào vùng thác lũ và có thể bị phá hủy nếu dòng điện không bị giới hạn bên ngoài.

Do đó, tăng khả năng (dv/dt) đòi hỏi giảm điện trở cực nền RB bằng cách tăng vùng tạp chất và giảm khoảng cách hiện tại, I2 phải chảy ngang qua vùng tạp chất trước khi nó được thu thập bởi cực nguồn kim loại hóa. Như trong cơ chế đầu tiên, khả năng dv/dt liên quan đến BJT trở nên xấu hơn ở các nhiệt độ cao hơn bởi vì RB tăng và VBE giảm khi tăng nhiệt độ.

Mạch tương đương của MOSFET công suất

Hình 8: Mạch tương đương của MOSFET công suất.

Hoạt động song song

Nếu yêu cầu công suất vượt quá công suất của các linh kiện có sẵn thì có thể đạt được mức công suất tăng lên bằng cách mắc song song các linh kiện. Việc mắc song song các linh kiện sử dụng các MOSFET được thực hiện dễ dàng hơn. Bởi vì chúng có một hệ số nhiệt dương của trở kháng. Nếu một MOSFET mắc song song chạy dòng nhiều hơn những MOSFET thành phần khác nó sẽ trở nên nóng hơn. Điều này làm cho trở kháng-ON của linh kiện đó trở nên lớn hơn trở kháng-ON của thành phần khác và do vậy dòng trong nó sẽ bị giảm. Cơ chế này đối ngược lại với cơ chế tỏa nhiệt của một trong các linh kiện. Hệ số nhiệt dương cũng giúp tránh các điểm nóng tự bên trong MOSFET.

Các ứng dụng của MOSFET công suất

Các MOSFET công suất lý tưởng để sử dụng trong nhiều ứng dụng, một số ứng dụng được liệt kê dưới đây:

Kết luận

Có thể thấy rằng hoạt động của MOSFET công suất là tương đối dễ hiểu. Ưu điểm thời gian chuyển mạch nhanh, dễ mắc song song và các yêu cầu công suất mạch lái thấp làm cho thiết bị trở nên hấp dẫn để sử dụng trong nhiều ứng dụng.

BÌNH LUẬN

Vui lòng nhập bình luận của bạn
Vui lòng nhập tên của bạn ở đây